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Zum Ende der Seite springen Zeitdiagramme zu einem Schieberegister
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deppensido
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Zeitdiagramme zu einem Schieberegister Auf diesen Beitrag antworten Zitatantwort auf diesen Beitrag erstellen Diesen Beitrag editieren/löschen Diesen Beitrag einem Moderator melden       Zum Anfang der Seite springen

Hallo,

im Anhang sind die Aufgaben und Lösungen zu meinem Problem zu finden.
Mein Problem: Ich kann die Zeitdiagramme überhaupt nicht nachvollziehen, ich weiß nur, dass ein D-Latch jederzeit den Ausgang Zustandsgesteuert ausgeben kann und das D-FlipFlop den Ausgang Flankengesteuert ausgibt, also beim Wechsel von CLK von 0 auf 1 und umgekehrt.

Ich versteh aber gar nicht, wann die Zeitdiagramme von 0 auf 1 springen und wie lange diese dann 1 sind. In meiner dazugehörigen Übung wurde die Aufgabe leider nicht besprochen und die Musterlösung gibt ja einfach nur die Lösung ohne Erklärung an.

Ich hoffe mir kann jemand weiterhelfen, bin langsam am verzweifeln. Vielen Dank im voraus.

Grüße, Volker

deppensido hat diese Bilder (verkleinerte Versionen) angehängt:
aufgabe.jpg Schaltung_mit_D_Latches.jpg Zeitdiagramm_mit_D_Latches.jpg
Zeitdiagramm_mit_D_Flipflops.jpg

16.06.2013 19:27 deppensido ist offline Beiträge von deppensido suchen Nehmen Sie deppensido in Ihre Freundesliste auf
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Zum Flipflop: es gibt welche, die nur bei positiver/negativer Flanke den Zustand übernehmen und welche, die es bei beidem tun. In der Aufgabe hast du eines, das auf die positive Taktflanke gesteuert ist.

Ich habe die Bilder mal etwas nachbearbeitet, wird es jetzt klar?
Falls nicht, einfach nochmal fragen smile

eulerscheZahl hat dieses Bild (verkleinerte Version) angehängt:
Flipflop_Latch.png



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16.06.2013 19:55 eulerscheZahl ist offline Beiträge von eulerscheZahl suchen Nehmen Sie eulerscheZahl in Ihre Freundesliste auf
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danke für die Antwort. Ich denke, ich verstehe jetzt, wie die Signale zustande kommen. Ist ja eigentlich doch ganz einfach...

Grüße, Volker

Dieser Beitrag wurde 1 mal editiert, zum letzten Mal von deppensido: 16.06.2013 20:45.

16.06.2013 20:43 deppensido ist offline Beiträge von deppensido suchen Nehmen Sie deppensido in Ihre Freundesliste auf
deppensido
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um zu testen, ob ich es richtig verstanden habe, habe ich das Zeitdiagramm gezeichnet für den Fall, dass das Latch keine Verzögerungszeit hat. Stimmt das so? Blau ist für das D-Latch, Dunkelrot für das Flipflop.

Grüße

deppensido hat dieses Bild (verkleinerte Version) angehängt:
ohne-verzögerung.png

16.06.2013 22:12 deppensido ist offline Beiträge von deppensido suchen Nehmen Sie deppensido in Ihre Freundesliste auf
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Neben der Verzögerungszeit des Bauteils (verspätete Ausgabe) gibt es noch die setup-time: das Eingangssignal muss bereits kurz vor der Taktflanke anliegen.
Ich ignoriere das jetzt einfach mal, dann:
Das Latch passt so, wie du es gezeichnet hast.
Beim Flipflop kann man streiten, was zuerst da ist, clock oder Eingang, hier gewinnt dann die kürzere Leitung. Wenn die des Dateneingangs kürzer ist, passt deine Zeichnung so, wenn die clock schneller ist, hast du eine Treppenform, ähnlich wie oben, nur alles um ein Kästchen nach links verschoben.

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16.06.2013 22:24 eulerscheZahl ist offline Beiträge von eulerscheZahl suchen Nehmen Sie eulerscheZahl in Ihre Freundesliste auf
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nochmals danke für die Erläuterung. Die Zeit für die Leitungen wird bei uns nicht berücksichtigt, daher würde ich in so einem Fall raten müssen, aber da Verzögerungszeiten immer vorgegeben werden, wird es eindeutig bleiben. Brauch mir also darüber keine Sorgen machen. Ich war mir bei dem FlipFlop jetzt auch nicht sicher, ob bei der steigenden Flanke für b und z, das Signal noch 1 oder bereits 0 ist. Hab da einfach mal 0 angenommen. Aber ansonsten hab ich es wohl verstanden, vielen dank nochmals dafür.

Grüße
16.06.2013 22:40 deppensido ist offline Beiträge von deppensido suchen Nehmen Sie deppensido in Ihre Freundesliste auf
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