Carry Out vs. Overflow Flag (VHDL) |
| 02.08.2013, 10:46 | Auf diesen Beitrag antworten » |
| PeterPanter | Carry Out vs. Overflow Flag (VHDL) Hey. Ich soll eine ALU in VHDL implementieren uns stoße dabei auf folgendes Problem: Irgendwie bekomme ich das mit dem carry out Flag nicht hin. Ich habe hier schon eine allgemeinere Frage gestellt und sogar eine Implementierung für das Carry als Antwort bekommen. Leider funktioniert diese in meinem Fall nicht, oder ich habe etwas nicht verstanden, jedenfalls ist das Carry bei der Simulation nicht immer dann gesetzt, wenn es gesetzt sein sollte. // Edit: Den Overflow habe ich hinbekommen so wie es aussieht. Bleibt das Carry Out. Es wäre super, wenn mir jemand hier noch einmal entweder erklären könnte, wo ich gedanklich Fehler mache, oder einfach allgemein Wege zur Berechnung des Flags aufzeigen könnte. Meine Überlegungen sind bis jetzt diese: Ein Carry out sollte sich mit der Methode sign extend und dann nach Addition/Subtraktion Betrachtung des zusätzlichen MSB feststellen lassen. Wie gesagt, ich habe das so implementiert wie bei stackoverflow geraten und bekomme trotzdem falsche ergebnisse. |
|
|
|
|
|
Verwandte Themen
| Die Beliebtesten » |
|
| Die Größten » |
| Die Neuesten » |
|
