Zeitdiagramme zu einem Schieberegister |
deppensido
Doppel-As
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Beiträge: 144
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16.06.2013 19:27 |
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Neben der Verzögerungszeit des Bauteils (verspätete Ausgabe) gibt es noch die setup-time: das Eingangssignal muss bereits kurz vor der Taktflanke anliegen.
Ich ignoriere das jetzt einfach mal, dann:
Das Latch passt so, wie du es gezeichnet hast.
Beim Flipflop kann man streiten, was zuerst da ist, clock oder Eingang, hier gewinnt dann die kürzere Leitung. Wenn die des Dateneingangs kürzer ist, passt deine Zeichnung so, wenn die clock schneller ist, hast du eine Treppenform, ähnlich wie oben, nur alles um ein Kästchen nach links verschoben.
__________________ Syntax Highlighting fürs Board (Link)
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16.06.2013 22:24 |
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deppensido
Doppel-As
Dabei seit: 23.12.2012
Beiträge: 144
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nochmals danke für die Erläuterung. Die Zeit für die Leitungen wird bei uns nicht berücksichtigt, daher würde ich in so einem Fall raten müssen, aber da Verzögerungszeiten immer vorgegeben werden, wird es eindeutig bleiben. Brauch mir also darüber keine Sorgen machen. Ich war mir bei dem FlipFlop jetzt auch nicht sicher, ob bei der steigenden Flanke für b und z, das Signal noch 1 oder bereits 0 ist. Hab da einfach mal 0 angenommen. Aber ansonsten hab ich es wohl verstanden, vielen dank nochmals dafür.
Grüße
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16.06.2013 22:40 |
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